0.3奈米技術 2038年實現…台積龍頭地位難撼動
半導體重量級研究機構比利時微電子研究中心（imec）公布2026製程技術藍圖，預計2038年將可實現0.3奈米等級的製程技術。路透
半導體重量級研究機構比利時微電子研究中心（imec）公布2026製程技術藍圖，預計2038年將可實現0.3奈米等級的製程技術，並點名互補式場效電晶體（CFET）結構將是邁入更先進世代製程技術的關鍵。
上述imec技術藍圖是由台積電、英特爾、輝達、超微、三星與艾司摩爾等業者共同參與制定，呈現晶片製造在接下來多年的挑戰與規劃進程。業界預期，imec揭露最新製程技術藍圖，意味摩爾定律將持續推進，台積電也已開始投入CFET結構電晶體，持續領先業界，產業龍頭地位難以撼動。
外媒報導，目前半導體製程進展已達2奈米等級，電晶體閘極接觸間距（CPP）約為48奈米，後續演進到A14等級製程時，CPP預期會縮小至45奈米。
不過，2030年發展至A10製程（約1奈米）之後，CPP將固定在42奈米。這揭示了傳統定義的摩爾定律會遭遇挑戰，透過不斷橫向縮小CPP來提高電晶體密度的方法將到達極限。
imec揭露未來的關鍵轉折點之一，可能是2033年量產的0.7奈米等級製程，到時候可能轉向採用CFET架構，也就是把n型電晶體與p型電晶體進行垂直堆疊，取代傳統的並排配置。
這項架構將使得電晶體微縮增加第三維度，可更有效率地運用空間。未來電晶體密度持續提升可能要靠降低單元高度與垂直整合來達成。
如此一來，CFET將成為繼鰭式場效電晶體（FinFET）、環繞式閘極電晶體（GAA）之後，下一個半導體電晶體結構主流，要把n型電晶體與p型電晶體進行垂直堆疊，取代傳統的並排配置。
台積電已超前部署CFET相關技術，並曾在今年台灣技術論壇中提到，電晶體架構已從平面結構演進至鰭式場效電晶體（FinFET），現在又進一步邁向奈米片（Nanosheet）結構。在奈米片之後，垂直堆疊的nFET與pFET，稱之為CFET，是一項可能的微縮候選方案。
台積電也已展示由約1,000個電晶體所組成的CFET環形振盪器（ring oscillators），領先業界。
目前台積電最先進製程為2奈米，採用第一代奈米片（Nanosheet）電晶體技術，N2P製程預期今年下半年開始量產，N2X與N2U製程分別計劃2027年及2028年量產。搭載超級電軌的A16製程則規劃今年下半年生產就緒。
後續台積電A14製程預計於2028年進入量產，為第二代奈米片電晶體，採用NanoFlex Pro技術。與N2製程相比，A14將提供在相同功耗下，速度提升最高達15％；在相同速度下，最多可降低30％的功耗。
台積電還規劃A13製程，是直接微縮A14製程而來。相較於A14，A13製程可節省6％的面積，並透過設計與技術協同優化，提供額外功耗與效能優勢，預計於2029年進入生產。
另外，台積電搭載超級電軌的A12製程則規劃2029年進入量產。
